O Consórcio Universal Chiplet Interconnect Express (UCIe) anunciou o lançamento da especificação UCIe 2.0, avançando ainda mais o ecossistema de chips abertos.

A especificação mais recente apresenta vários aprimoramentos importantes. Primeiro, ele adiciona suporte para uma arquitetura de sistema padronizada para gerenciamento, testabilidade e depuração (DFx) em vários chipsets durante todo o ciclo de vida do sistema em pacote (SiP). Isso inclui uma arquitetura UCIe DFx (UDA) opcional que integra uma estrutura de gerenciamento independente de fornecedor em cada chiplet para funções de teste, telemetria e depuração.

Além disso, o UCIe 2.0 traz suporte para embalagens 3D com ligação híbrida. O novo padrão UCIe-3D suporta pitches que variam de 1 mícron a 25 mícrons, permitindo maior densidade de largura de banda e maior eficiência energética em comparação com arquiteturas 2D e 2,5D.

"O Consórcio UCIe está apoiando uma ampla gama de chipsets para atender às necessidades da indústria de semicondutores em rápida mudança", disse Cheolmin Park, presidente e vice-presidente corporativo da Samsung Electronics.

A especificação UCIe 2.0 se baseia em iterações anteriores, desenvolvendo uma pilha de soluções abrangente e incentivando a interoperabilidade entre soluções de chipset.

A especificação também inclui designs de pacotes otimizados para facilitar a interoperabilidade e testes de conformidade, permitindo que os fornecedores validem os recursos suportados de seus dispositivos baseados em UCIe em relação a uma implementação de referência conhecida.

Notavelmente, a especificação UCIe 2.0 permanece totalmente compatível com versões anteriores do UCIe 1.1 e 1.0, garantindo uma transição suave para designs existentes baseados em chips.