Le consortium Universal Chiplet Interconnect Express (UCIe) a annoncé la sortie de la spécification UCIe 2.0, faisant ainsi progresser l'écosystème de chiplets ouvert.

La dernière spécification introduit plusieurs améliorations clés. Premièrement, il ajoute la prise en charge d'une architecture système standardisée pour la gérabilité, la testabilité et le débogage (DFx) sur plusieurs chipsets tout au long du cycle de vie du système dans le package (SiP). Cela inclut une architecture UCIe DFx (UDA) en option qui intègre une structure de gestion indépendante du fournisseur dans chaque chipset pour les fonctions de test, de télémétrie et de débogage.

De plus, UCIe 2.0 prend en charge l'emballage 3D avec liaison hybride. La nouvelle norme UCIe-3D prend en charge des pas de bosses allant de 1 micron à 25 microns, permettant une densité de bande passante plus élevée et une efficacité énergétique améliorée par rapport aux architectures 2D et 2,5D.

"Le Consortium UCIe prend en charge une gamme diversifiée de chipsets pour répondre aux besoins de l'industrie des semi-conducteurs en évolution rapide", a déclaré Cheolmin Park, président et vice-président de Samsung Electronics.

La spécification UCIe 2.0 s'appuie sur les itérations précédentes en développant une pile de solutions complète et en encourageant l'interopérabilité entre les solutions de chipset.

La spécification comprend également des conceptions de packages optimisées pour faciliter les tests d'interopérabilité et de conformité, permettant aux fournisseurs de valider les fonctionnalités prises en charge de leurs appareils basés sur UCIe par rapport à une implémentation de référence connue.

Notamment, la spécification UCIe 2.0 reste entièrement rétrocompatible avec UCIe 1.1 et 1.0, garantissant une transition en douceur pour les conceptions existantes basées sur des chiplets.